Qiartus15軟件介紹
Quartus II是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。
Qiartus15軟件功能
Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：
1、可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件;
2、芯片(電路)平面布局連線編輯;
3、LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊;
4、功能強(qiáng)大的邏輯綜合工具;
5、完備的電路功能仿真與時(shí)序邏輯仿真工具;定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析;可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析;
6、支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件;
7、使用組合編譯方式可一次完成整體設(shè)計(jì)流程;
8、自動(dòng)定位編譯錯(cuò)誤;
9、高效的期間編程與驗(yàn)證工具;
10、可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件;
11、能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。
Qiartus15軟件特色
1、FPGA設(shè)計(jì)軟件的生產(chǎn)力驗(yàn)證
時(shí)間證明生產(chǎn)力領(lǐng)先是決定FPGA平臺(tái)采用的關(guān)鍵因素。如果您正在尋找一個(gè)證明，易于使用的軟件平臺(tái)，為您的下一個(gè)可編程邏輯設(shè)計(jì)，不要再看了。Altera的Quartus II軟件提供了你需要用Altera PLD設(shè)計(jì)的所有東西，包括FPGA、SOCS和CPLD。它是一個(gè)完整的開發(fā)包，帶有用戶友好的GUI和一流的技術(shù)，幫助您將您的想法帶入現(xiàn)實(shí)。
2、時(shí)間證明的生產(chǎn)力工具
Altera在生產(chǎn)力領(lǐng)導(dǎo)力方面有良好的業(yè)績記錄。多年來，Altera公司發(fā)布了大量的工具和特性來提高生產(chǎn)力，其中許多是業(yè)界第一。
最近，Altera成為業(yè)內(nèi)第一個(gè)宣布OpenCL的Altera SDK的行業(yè)。結(jié)合開放計(jì)算語言(OpenCL)，一種開放標(biāo)準(zhǔn)并行編程語言，具有FPGA的并行性能能力，為系統(tǒng)加速提供了強(qiáng)大的解決方案。OpenCL的Altera SDK完全發(fā)布。
OpenCL和OpenCL標(biāo)志是蘋果公司的商標(biāo)，由KHRONOS許可使用。
3、連續(xù)編譯時(shí)間減少
通過更快的編譯時(shí)間，您可以通過每天完成多個(gè)設(shè)計(jì)迭代來提高生產(chǎn)率。更快的編譯時(shí)間允許您有效地開發(fā)復(fù)雜的設(shè)計(jì)，利用當(dāng)今FPGAs的巨大能力。
Quartus II軟件已經(jīng)經(jīng)歷了近十年的編譯時(shí)間改進(jìn)，平均每年編譯時(shí)間提高了20%。Altera的先進(jìn)的位置和路由算法有助于縮短編譯時(shí)間，使您能夠快速找到基于四個(gè)成本標(biāo)準(zhǔn)的最佳結(jié)果-定時(shí)、擁塞、線長和功率最小化。
Qiartus15軟件優(yōu)勢
1、采用 Spectra-Q 引擎提高您的設(shè)計(jì)效能
了解新引擎怎樣減少設(shè)計(jì)迭代和編譯，改變了 FPGA 設(shè)計(jì)效能的未來。
2、背景知識(shí)
現(xiàn)在可以 下載 新的背景知識(shí)，了解 Spectra-Q? 引擎的詳細(xì)信息。了解新引擎怎樣在設(shè)計(jì)規(guī)劃和實(shí)施的所有階段提供了更多的控制功能和預(yù)測功能。您還將了解到 Spectra-Q 不僅縮短了編譯時(shí)間，而且還減少了設(shè)計(jì)迭代的總次數(shù)，因此成功的解決了設(shè)計(jì)效能問題。
3、更短的編譯時(shí)間
Spectra-Q 具有以下特性，編譯時(shí)間和設(shè)計(jì)迭代速度提高了 8 倍，促進(jìn)產(chǎn)品更迅速面市：
·利用當(dāng)今的多核工作站，算法速度更快 (綜合、布局、布線、時(shí)序分析，以及物理綜合)
·漸進(jìn)式流程支持設(shè)計(jì)人員重新進(jìn)入編譯階段，逐步優(yōu)化各個(gè)設(shè)計(jì)部分，顯著縮短了設(shè)計(jì)迭代時(shí)間
·快速重新編譯特性重新使用了綜合和布局布線信息，流暢的處理小的漸進(jìn)式設(shè)計(jì)修改，預(yù)綜合 HDL 修改的編譯速度提高了 3 倍，后適配 SignalTap® II 邏輯分析器修改的編譯速度提高了4倍
·分布式編譯支持您對(duì)設(shè)計(jì)進(jìn)行劃分，在服務(wù)器群的多臺(tái)計(jì)算機(jī)上進(jìn)行并行編譯，極大的縮短了編譯總時(shí)間
4、更少的設(shè)計(jì)迭代
Spectra-Q 引擎所含有的工具和功能減少了完成 FPGA 和 SoC 設(shè)計(jì)所需的設(shè)計(jì)迭代次數(shù)。
·BluePrint 平臺(tái)設(shè)計(jì)者 — BluePrint 平臺(tái)設(shè)計(jì)者利用 Spectra-Q 新引擎來探查器件外設(shè)體系結(jié)構(gòu)，高效的分配接口。BluePrint 實(shí)時(shí)進(jìn)行適配以及合法檢查，防止了非法引腳分配，避免了復(fù)雜的錯(cuò)誤消息，也不需要等待全編譯，I/O 設(shè)計(jì)速度提高了 10 倍。詳細(xì)了解·使用 BluePrint 平臺(tái)設(shè)計(jì)者 加速您的 I/O 設(shè)計(jì)。
·混合布局器 — Spectra-Q 引擎還支持混合布局新特性，使用了先進(jìn)的布局算法加速邏輯總體布局?；旌喜挤牌鹘Y(jié)合分析和高級(jí)退火技術(shù)，提高了結(jié)果質(zhì)量，降低了種子噪聲，從而加速了時(shí)序收斂。
5、更快的設(shè)計(jì)輸入
還為硬件、軟件和數(shù)字信號(hào)處理 (DSP) 設(shè)計(jì)人員提供了 Spectra-Q 引擎快速跟蹤設(shè)計(jì)輸入功能。通過多個(gè)設(shè)計(jì)輸入方法，設(shè)計(jì)人員采用自己喜歡的設(shè)計(jì)環(huán)境，更高效的針對(duì) FPGA 進(jìn)行設(shè)計(jì)：
·基于 C 或者 C++ — Spectra-Q 引擎支持為高級(jí)綜合提供的 A++ 新編譯器，從 C 或者 C++ 語言中建立知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核，通過快速仿真和 IP 生成功能大幅度提高了效能。
·基于 C (OpenCL) — 軟件開發(fā)人員可以使用熟悉的基于C的設(shè)計(jì)流程和 面向 OpenCL 的 英特爾® SDK。SDK 提供軟件編程模型，抽象出傳統(tǒng)的 FPGA 硬件設(shè)計(jì)流程。
·基于模型 — DSP Builder 工具 支持基于模型的設(shè)計(jì)流程：您直接在 Simulink 軟件中，從您的 DSP 算法中生成 HDL。
·基于 RTL — Quartus Prime 軟件支持所有標(biāo)準(zhǔn)語言，包括 SystemVerilog 和 VHDL-2008。
Qiartus15更新日志
1：全新界面，清爽，簡單，高效
2：性能越來越好
提取碼: bjzd
華軍小編推薦：
Qiartus15軟件感覺是真不錯(cuò)的！小編為此特意測試了一下，用起來真的很贊，門窗CC廠家版、杜特門窗大師傅、vect2000矢量化軟件、我家擺擺看、三維管道設(shè)計(jì)軟件等都是經(jīng)小編測試非常好的軟件，快來選一個(gè)適合您的吧！
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