maxplus2功能介紹：
1.設(shè)計(jì)輸入。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。自90年代初， Verilog、VHDL、AHDL等硬件描述語(yǔ)言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。
2.前仿真(功能仿真)。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。(ASCI設(shè)計(jì)中，這一步驟稱為第一次Sign-off)PLD設(shè)計(jì)中，有時(shí)跳過這一步。
3.設(shè)計(jì)編譯。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式(網(wǎng)表)。
4.優(yōu)化。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫(kù)映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。
5.布局布線。在PLD設(shè)計(jì)中，3-5步可以用PLD廠家提供的開發(fā)軟件(如 Maxplus2)自動(dòng)一次完成。
6.后仿真(時(shí)序仿真)需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。(ASCI設(shè)計(jì)中，這一步驟稱為第二次Sign—off)。
7.生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)
max+plus ii常見問題：
1.maxplus2 仿真時(shí)出現(xiàn)錯(cuò)誤：當(dāng)前的License文件所支持的，不包括"VHDL 設(shè)計(jì)輸入“應(yīng)用或特征怎么辦?
因?yàn)槟丬浖钟械臋?quán)限，不支持VHDL語(yǔ)言。
2.maxplus2 不能編譯怎么辦?
因?yàn)閘icense文件可能有問題，可以再重新下載license文件。
您的評(píng)論需要經(jīng)過審核才能顯示
有用
有用
有用